mình muốn phân tích quá độ mạch sau - xem file đính kèm - nhưng có một số thắc mắc :
- tầng gồm 3 cổng not (bên trái) liên kết với tầng bên phải (gồm tụ 100uF..) có vẻ đã liên kết sai. Vì tầng bên trái thiếu mass. Mình tạm lý giải là mass nằm sẵn trong các cổng logic.
- mình nghĩ sẽ sử dụng cách giả định tín hiệu vào cho các cổng not, cho tín hiệu vào của cổng not bên trái cùng lần lượt bằng 0 và 1. nhưng cách này có lẽ là không đúng với phân tích quá độ, vì giả định trạng thái (tín hiệu) cũng có nghĩa xem mạch ở thời kỳ bình ổn. Hơn nữa, cách phân tích sẽ phân thành nhiều trường hợp; và với ý định phân tích quá độ cho các mạch khác, chứa nhiều thành phần logic hơn, hoặc phức tạp hơn, thì cách này không khả thi.
- còn một cách khác mình nghĩ đó là thay cổng not bằng kiểu mẫu thực của nó là mạch transistor. Cách này chắc hẳn là giải quyết được ?
Mình muốn hỏi chung là cách phân tích quá độ cho các mạch có chứa cả thành phần analog (tụ, cảm..) và các phần mạch logic. Và phân tích mạch có chứa các transistor, cách mình đang biết vẫn là giả định trạng thái cho các transistor, rồi giải mạch, ra kết quả sai thì lại đổi giả định <--- cách này quá rườm rà với mạch gồm vài ba transistor trở lên : như các cổng logic họ TTL chẳng hạn.
Các bạn và các huynh giúp đỡ giùm. Mình cám ơn nhiều !
xem ra vấn đề mình đang thắc mắc cũng được nhiều người quan tâm : các bạn xem thử :
-
http://ieeexplore.ieee.org/Xplore/lo...0/00176713.pdf
và
http://ieeexplore.ieee.org/xpl/freea...unt=10&index=5
11-02-2008, 08:02 PM
namqn
Threaded Mode